Auf der IEEE Electronic Components and Technology Conference (ECTC) präsentierten das Forschungszentrum Imec und die EV Group (EVG) eine robuste und ertragsstarke Wafer-zu-Wafer-Hybridbonding-Technologie mit einem Cu-Interconnect-Pad-Abstand von 200 nm, die an einem Testmodell mit routbaren Verbindungen demonstriert wird. Darüber hinaus wurde unter Einsatz der modernsten Wafer-Bonding-Anlagen von EVG eine rekordhohe Ausrichtungsgenauigkeit der Kupfer-Pads erreicht. Imec und EVG beabsichtigen, die Roadmap für das Wafer-zu-Wafer-Hybrid-Bonding weiter voranzutreiben, um Anwendungsfälle im Bereich des „Logic-to-Logic“- und „Memory-to-Logic“-Tier-Stackings zu unterstützen, die eine extrem hohe Verbindungsdichte erfordern.
Künftige Architekturen von Rechensystemen, die auf dem CMOS-2.0-Skalierungsparadigma von imec basieren, treiben die Roadmap für das Wafer-zu-Wafer-Hybridbonden in Richtung eines Interconnect-Abstands von 200 nm voran. Bei CMOS 2.0 wird ein System-on-Chip (SoC) in heterogene, funktionale Ebenen unterteilt, die mithilfe von 3D-Interconnect-Technologien neu verbunden werden. Je nach Anwendung sieht CMOS 2.0 vor, den Logikteil des SoC in eine Logikschicht mit hoher Ansteuerungsleistung und eine Logikschicht mit hoher Dichte aufzuteilen. Diese Stapelung von Logik-zu-Logik-Ebenen erfordert extrem hohe Verbindungsdichten, die nur durch die fortschrittlichste Wafer-zu-Wafer-Hybridbonding-Technologie erreicht werden können.
Imec demonstriert nun eine robuste Wafer-zu-Wafer-Hybridbonding-Technologie mit einem Interconnect-Abstand von 200 nm, die auf einem Testträger erzielt wurde, bei dem auf jedem der Wafer vor dem Bonden vier Schichten routbarer Interconnects vorverarbeitet wurden. Darüber hinaus wurde bei 100 % der Chips über den gesamten 300-mm-Wafer hinweg ein Overlay-Vektor von weniger als 40 nm zwischen den Kupferpads nach dem Bonden erreicht – eine Weltneuheit. Das hochmoderne Hybrid- und Fusions-Waferbonding-System von EVG, das GEMINI FB, war entscheidend für das Erreichen dieser beispiellosen Overlay-Genauigkeit – ein entscheidender Faktor für die Gewährleistung einer hohen elektrischen Ausbeute.
Zsolt Tokei, Imec-Fellow und Programmdirektor für 3D-Systemintegration: „Dieses bahnbrechende Ergebnis beim Hybridbonding mit präzisem Pitch wurde durch die gemeinsame Optimierung aller kritischen Elemente des Hybridbonding-Prozessablaufs von Imec erzielt. Dazu gehören unter anderem die Verwendung von SiCN als dielektrisches Material – wie von Imec erstmals eingeführt – und ein chemisch-mechanischer Polierschritt (CMP) vor dem Bonding. Letzterer wurde auf eine hohe Gleichmäßigkeit über den gesamten Wafer hinweg optimiert, um extrem ebene dielektrische Oberflächen zu erzeugen und gleichzeitig eine kontrollierte Vertiefung von wenigen Nanometern für die Cu-Pads zu erzielen. Die hohe Überlagerungsgenauigkeit und -kontrolle, die durch das Wafer-Bonding-Tool von EVG ermöglicht wurde, wurde zusätzlich durch ein verbessertes Cu-Pad-Design und durch lithografische Korrekturen vor dem Bonden unterstützt.“
„Wir treiben unseren Hybrid-Waferbonding-Prozess weiter voran und setzen die Roadmap deutlich unter einen Interconnect-Abstand von 200 nm fort, um die anspruchsvollsten Anwendungsfälle für das Stapeln von Logik-zu-Logik- und Speicher-zu-Logik-Strukturen zu erschließen“, fügt Tokei hinzu. „Dies erfordert eine noch weiter verbesserte Overlay-Leistung, die wir in Zusammenarbeit mit EVG weiter erforschen wollen.“
„Die langjährige Zusammenarbeit mit Imec spiegelt die wichtige Rolle wider, die das Wafer-Bonding weiterhin bei der Realisierung von Halbleiterbauelementen der nächsten Generation spielt“, erklärte Paul Lindner, Executive Technology Director bei der EV Group. „In mehr als drei Jahrzehnten der Zusammenarbeit haben wir gezeigt, wie eine enge Zusammenarbeit zwischen Anlagenlieferanten und führenden Forschungsorganisationen wie Imec bedeutende Fortschritte in der Prozesstechnologie vorantreiben kann. Wir freuen uns darauf, diese Arbeit fortzusetzen, um zukünftige Bauelementarchitekturen zu unterstützen und die Zusammenarbeit im globalen Halbleiter-Ökosystem zu stärken.“ [EVG / dre]
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