Mehrwandige Nanopfeiler für 3D-Chips

Der Chip der Zukunft wächst in die dritte Dimension. Dieser Schritt wird notwendig, um trotz schrumpfender Schaltkreise störende Effekt wie beispielsweise Leckströme zu vermeiden. Mit winzigen Nanopfeilern aus III-V-Verbindungshalbleitern schufen japanische Forscher nun eine wesentliche Grundlage für diese Entwicklung. Wie die Säulen eines altgriechischen Tempels stehen die Pfeiler auf einer Siliziumunterlage und verbessern durch eine extrem hohe Beweglichkeit der Elektronen die Schalteigenschaften erster Transistor-Prototypen.

„Die Gate-Architektur von Si-CMOS-Modulen hat sich bereits von rein flachen Module zu einer Finnenform entwickelt“, sagt Katsuhiro Tomioka von der Hokkaido University in Sapporo. Noch einen Schritt weiter hin zu komplexeren Strukturen weisen die Nanopfeiler, die Tomioka zusammen mit seinen Kollegen konstruiert hat. Im Aufbau solcher 3D-Strukturen sehen führende Chiphersteller großes Potenzial, um Schaltkreise bei höherer Leistung weiter zu schrumpfen und Strom sparender betreiben zu können.

Die Arbeitsgruppe züchtete dazu sechskantige Kristallsäulen aus den Elementen Indium, Gallium und Arsen auf einer Unterlage aus Silizium. Unterstützt durch ein Strukturierungsverfahren mit beschleunigten Ionen (ion-etching) entstanden so mehrwandige Pfeiler aus Verbindungshalbleiter, die zusätzlich mit den Elementen Phosphor und Aluminium dotiert wurden. Unter dem Mikroskop offenbarte sich eine hochsymmetrische Anordnung von kristallinen, etwa 60 Nanometer dicken Pfeilern in Abständen von wenigen hundert Nanometern. Kontaktiert mit einer Drain-Elektrode aus einer goldhaltigen Legierung lagen funktionsfähige Feldeffekt-Transistoren vor.

Die so entstandenen Transistor-Prototypen überprüften die Forscher auf ihre Schalteigenschaften. Da einzelne Elektronen in den Verbindungshalbleitern eine höhere Beweglichkeit als in Silizium zeigten, verliefen die digitalen Schaltprozesse selbst bei geringen Spannungen und Strömen sehr schnell und fehlerfrei. Als hilfreich erwies sich dabei die mehrschichtigen Ummantelungen der Nanopfeiler, da so die größtmögliche Kontaktfläche zwischen den verschiedenen Verbindungshalbleitern entstand.

Diese Schalteigenschaften bilden die zentrale Voraussetzung, um schnelle Hochleistungschips mit möglichst geringem Energiebedarf zu entwickeln. Bis solche Säulenareale Eingang in die Massenproduktion dreidimensional aufgebauter Computerchips finden, werden allerdings noch einige Jahre vergehen. Aufbauend auf diesen Ergebnissen könnten die Nanostrukturen noch weiter verkleinert werden. Danach müssten die Fertigungsprozesse an die derzeit etablierten Lithografieverfahren angepasst werden, um in kurzer Zeit eine hohe Stückzahl mit möglichst wenig Ausschuss zu produzieren.

Jan Oliver Löfken